Close

 
  • 공지사항
  • FAQ
  • Q&A
  • 공모주제
  • 나의 접수 내역/수정
  • 소개
  • 안내사항
  • 진행절차/심사기준
  • 시상 및 특전
  • 시상식
공모전 접수
공모주제
나의 접수 내역/수정

아이디어 공모

다양한 아이디어공모전 정보를 확인하고 참여할 수 있는 공간입니다.

> 공모전 접수 > 공모주제
주제 메모리 반도체 소자의 셀 어레이 배선 저항 및 기생 정전 용량 감소
첨부파일    조회수 1270

[개요 및 필요성]

○ 차세대 초고집적 고성능 메모리 반도체 소자 구현을 위해 Cell Array 배선의 R/C Loading을 

    억제할 수 있는 Breakthrough 기술 필요

    - 메모리 소자의 Tech. Shrink 및 Density 증가에 따라서 Cell Array 배선의 R/C Loading 열화 문제가 심각해지고

      있으며 소자의 집적도 향상 및 성능 개선의 Barrier가 되고 있음

    - Cell Array R/C loading 개선을 위한 Word line/Bit line 저항 및 기생 정전 용량(Parasitic Capacitance)

      감소 방법이나 새로운 Scheme 필요 


   ※ 현재 대표적인 메모리 소자의 Word line/Bit line


[요구조건]

○ 제안서 포함 필요 내용

- Word line / Bit line의 저항 또는 기생 정전 용량 감소 아이디어.

- 예상 효과 및 구체적인 구현 방법

- 제안 아이디어 적용 시에 예상되는 부작용


○ 목표 수준

- Word line / Bit line의 저항 또는 기생 정전 용량 기존 대비 감소 가능.

  (@ Trench나 Stack Slit의 Gap-fill이 가능한 물질 증착 방법)


제출 시
주의 사항

[아이디어 제출에 관한 주의 사항]

- 아이디어 제출은 반드시 정해진 제안서 양식으로 작성(5페이지 이하, 용량 10MB 이하)해야 하며,

  해당 양식을 사용하지 않은 제안서는 심사 대상에서 제외됨

- 제안서는 해당 접수 기간 내에 공모전 홈페이지를 통해 제출하고, 접수 기간이 지나 접수된 제안서는 심사에서 제외됨

- 제안서의 파일명은 '주제명_이름.docx/hwp'로 저장(예시:DRAM_DRAM스케일링 한계극복을 위한 기술_홍길동.docx)

- 동일인이 복수 제안 가능함

- 접수 마감 전까지는 홈페이지(나의 접수 내역/수정)에서 수정할 수 있으며, 마감 이후에는 수정 불가함

- 공동 제안자가 있는 경우 '개인정보 이용동의서'를 인쇄하여 서명 후 스캔 파일을 반드시 첨부해야 함

  (개인 단독 참여의 경우는 회원가입 시 개인정보 이용 동의 절차로 갈음함)